Les unités de calculs

Le Pentium 4 bénéficie d'un noyau RISC comprenant quatre ports (ou unités de calcul). En comparaison, le noyau P6 en comporte cinq, comme le montre le tableau ci-dessous :

Port	Pentium !!!	Pentium 4
0	Integer Unit (ALU) Floating Point Unit (FPU) Address Generation Unit (AGU) MMX Integer Unit (ALU) MMX Multiplier Unit SSE Multiply, Divide, Square Root, Move Unit(PFMULT)	Double Speed ALU : Add/Sub, Logic, Store Data, Branches FP Move : FP/SSE/SSE2 Move, FP/SSE/SSE2 Store Data, FXCH
1	Integer Unit (ALU) MMX Integer Unit (ALU) MMX Shift Unit SSE Add Unit (PFADDER), Shuffle Unit (PFSHUFF) and Reciprocal and Reciprocal Square Root Unit (PFROM)	Double Speed ALU : Add/Sub Normal Speed ALU : Shift, Rotate FP & MMX Unit : FP/SSE/SSE2 Add, Multiply, Divide, Square Root ; MMX ALU, SHift, Rotate, Shuffle, Pack, Unpack, Reciprocal and Reciprocal Square Root.
2	Load Unit	Load Unit : Loads, LEA, Prefetch
3	Store Address Calculation Unit	Store Address Calculation Unit
4	Store Data Unit

Plusieurs points sont à noter :

• Le Pentium 4 a perdu l'unité dédiée à l'écriture des données (Store Data Unit). Celle-ci est désormais intégrée dans le port 0.
  
  
• Les ports 0 et 1 comprennent tous deux une unité de calcul entière (ALU) à double vitesse. Cette caractéristique, appelée Rapid Execution Engine, signifie que, sous certaines conditions, deux micro-opérations (µops) peuvent être traitées par cycle, la seconde étant forcément traitée par l'ALU (donc de type entière). Les ALU double vitesse se comportent donc comme si elles étaient cadencées au double de la fréquence du processeur, soit 4GHz dans le cas du P4 à 2GHz.
  
  
• Avec ses 4 ports, dont deux pouvant travailler en double vitesse, le noyau du P4 est ainsi capable de traiter dans le cas idéal jusqu'à 6 µops, alors que le noyau P6 peut traiter jusqu'à 5 µops.
  
  
• Le Pentium 4 étend le jeu d'instructions SSE (Streaming SIMD Extension) avec 144 nouvelles instructions opérant sur les 8 mêmes registres 128 bits que le SSE. Cette extension porte le nom de SSE2.

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