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IDF Fall 2005 : Yonah
Les informations les plus interessantes de l'IDF étaient clairement celles se rapportant à Yonah. Pour rappel, ce processeur est principalement destiné à une intégration dans la nouvelle plateforme Centrino, connue sous le nom de code de Napa, et prévue pour le 3 Janvier 2006. Yonah fonctionnera également dans la plateforme ViiV, dont nous vous avons parlé plutot.
Napa se constituera donc d'un Yonah, d'un chipset i945GM (Calistoga) et d'un chip Wireless Intel PRO/Wireless 3945ABG. Le chipset étant quasiment identique à l'i945 qu'on connait déjà, il y a de forte chance que Yonah fonctionne également sur des cartes mères Desktop, pour peu qu'un adaptateur LGA775->µPGA479 voit le jour, ce qui est loin d'être gagné, même si des prototypes existent.
Rentrons maintenant dans le vif du sujet. Yonah sera composé de 151 millions de transistors, ce qui représente 90.3 mm² en 65 nm. Inutile de faire le calcul : Chaque core est environ 2x plus petit qu'un prescott. Yonah arrivera donc finalement avec VT activé, ce qui a pourtant posé des problèmes à Intel. Le cache sera de 2 Mo, mais une version 1 Mo "Value" est également prévue. Niveau package, c'est toujours le classique PGA478 et BGA479 qui sera utilisé.
Intel est fier du rapport performance/watt du CPU, et explique serieusement que l'approche de deux dies Dothan collés était une très mauvaise idée et qu'ils ont dont repensé le design pour faire quelque chose de plus abouti. Un vrai dual core en quelque sorte. Non monsieur, pas comme le Pentium D.
Au niveau de l'amélioration des cores en eux-mêmes, Yonah supporte maintenant la gestion des instructions SSE2 par les trois decoders et fait également du µOP Fusion avec l'instruction LOAD de SSE2 :
Le premier qui dit que ces améliorations sont destinées à pallier le seul point faible du Pentium M face au Pentium 4, les performances en SIMD, a raison. Quoi de mieux pour faire oublier Netburst ?
Toujours dans les améliorations du core, Intel a amélioré la latence de la division entière dans certains cas courants. Sachant que la division est clairement la bête noire des CPUs, les gains apportés pourraient être significatifs.
Mais le plus interessant dans Yonah, c'est probablement son cache. Le cache L2 de 2 Mo est ainsi partagé entre les deux cores et dispose d'un contrôleur particulièrement évolué. Ainsi, si un seul core fonctionne, celui-ci peut utiliser l'intégralité du cache.
Mieux, le cache peut être partagé de manière dynamique à tel ou tel core. Un core trés utilisé pourra ainsi utiliser une plus grande partie du cache, ce qui est bien plus efficace qu'une architecture à cache partagé comme le .... euhm ... Pentium D.
Autre point crucial, les problèmes de cohérence des caches. Cette fois, les données peuvent transiter directement des caches aux cores sans passer par le FSB, ce qui élimine un goulet d'étranglement énorme. En clair, le Yonah pourrait être très performant sur les applications multi-threads ET sur les applications classiques mono-threads. Le saint-Graal ?
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Niveau économie d'énergie, Intel a également mis le paquet puisque chaque core peut gérer indépendamment son état de veille. Un core peut ainsi être en full load alors que le second est en deep sleep. Les modes Enhanced Deeper Sleep ne s'appliquent toutefois qu’à tout le CPU.
Un dernier mot sur Sossaman, qui sera la version Server de Yonah. Doté des mêmes caractéristiques, mais équipé d'un adressage sur 36-bit via PAE, histoire de faire oublier temporairement le manque de 64-bit, seul point faible de l'architecture Yonah.