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Timings mémoire : Rappel
Avant de présenter les modules, nous allons tout d'abord revenir sur ce que sont les timings et surtout, sur comment ils interviennent. Un bit de mémoire dynamique est constitué par un transistor et un condensateur :
Le rôle du condensateur est de maintenir l'état du bit (chargé = 1, déchargé = 0) et le transistor sert à modifier et à connaitre l'état du condensateur (écriture-lecture). Dans un chip mémoire, ces bits se présentent sous la forme d'une matrice 2D :
Pour maintenir l'état des condensateurs (chargé ou déchargé) et par là-même, l'état du bit (0 ou 1), la mémoire dynamique doit être régulièrement rafraichie : le refresh. Et pour accéder à un bit, il suffit d'aller à l'intersection de sa ligne (row) et de sa colonne (column)... Mais ces accès ligne et colonne ne sont pas instantanés, il y a des temps de latences : les timings.
Commençons par leur nom : Column Access Strobe Latency - Row Access Strobe To Column Access Strobe Latency - Row Access Strobe Precharge - Row Access Strobe Latency, soit CAS - RAS to CAS - RAS Precharge - RAS.
L'accès à un bit se fait en plusieurs étapes, chacune ayant sa latence :
- RAS Precharge : Le temps séparant deux commandes RAS, c'est à dire le temps à attendre coté Northbridge avant d'envoyer une commande RAS.
- RAS : Le temps nécessaire pour sélectionner effectivement une ligne.
- RAS to CAS : Le temps nécessaire pour changer "de mode".
- CAS : Le temps nécessaire pour accéder à une colonne.
Le temps de latence est exprimé soit en nanosecondes, soit en cycles d'horloge. Etant donné que les informations sont souvent proches, le timing le plus « handicapant » est le CAS Latency, car il intervient beaucoup plus souvent.
Dans le cas de la Corsair XL, que nous allons étudier, il lui faut 2 cycles entre deux sélections de ligne, puis 5 cycles pour sélectionner la ligne, 2 pour changer de mode et enfin 2 pour accéder à la colonne, soit 11 cycles dans le pire des cas pour un accès ram (Attention, il s'agit de cycles FSB, c'est-à-dire à 200MHz soit 5ns)