L'excellent et très technique Chip Architect vient de publier un article décortiquant les premiers photos du core du futur Prescott. Successeur direct du Northwood, le Prescott inaugurera d'ici la fin de l'année la nouvelle gravure 0.09 µm d'Intel. On sait que ce processeur sera équipé d'un FSB à 200 Mhz (800 QDR), que sa fréquence de lancement sera de 3.2 Ghz et qu'il comportera 1 Mo de cache L2 contrairement aux 512 ko de son aîné.

Rentrons maintenant dans les détails. Le Prescott sera équipé d'un L1 Data Cache de 16 kByte contre 8 kByte pour le Northwood. D'autre part, il supportera un nouveau jeu de 13 instructions (PNI ou SSE3) optimisant diverses opérations (dont la gestion de plusieurs processeurs logiques). L'Hyperthreading, puisque c'est de lui qu'il s'agit, sera également amélioré. Le Prescott apportera également une prédiction de branchement plus efficace qui devrait permettre un gain de performance intéressant (les mis-prediction étant très pénalisante sur Architecture NetBurst vu la longueur du pipeline d'exécution).

Ces informations sont cependant données par Intel. Chip Architect a, dans son article, fait d'intéressantes découvertes. Ainsi il semble que le L1 Trace Cache soit également étendu de 12000 µOps à 16000 µOps. Cette valeur (ainsi que 32000 µOps pour la suite : Tejas?) est d'ailleurs déjà définie dans les Datasheets de l'instruction CPUID. Beaucoup plus troublant, Chip Architect aurait détecté la présence de deux "Rapid Execution Engine", tout deux associés d'un cache L1 de 16 kµOps ! Pour la suite, je vous invite à suivre ce lien.