Le moins qu'on puisse dire, c'est qu'Intel ne s'endort pas sur ses lauriers, et continue à faire évoluer son Pentium 4 à un rythme assez nuisible pour ses concurrents (et pour notre portefeuille).

Une nouvelle révision du Northwood

Notons tout d'abord l'apparition d'un nouveau stepping pour la famille Northwood : le core D1, qui succède au core C1. Outre le changement de cpuid (qui passe de F27 pour le C1 à F29 pour le D1), la nouveauté notable réside dans la modification du brochage pour le support du bus à 800 MHz.
Ce nouveau stepping équipera bien entendu la nouvelle gamme de Pentium 4 en FSB 800 QDR, mais cependant, toute la production de la gamme actuelle de Pentium 4 (du 2GHz/400 au 3.06GHz/533) bénéficiera à terme de cette nouvelle révision ; les nouvelles révisions de ces processeurs sur bus 400 et 533MHz resteront bien entendu compatibles avec les cartes mères actuelles. Notons que nous commençons à peine à trouver des Pentium 4 C1 à des fréquences inférieures à 2,4GHz, il faudra donc encore un peu de temps avant de voir apparaître la gamme D1 sur les modèles de plus basses fréquences. Le descriptif des changements apportés par ce nouveau stepping sont décrits dans ce PDF.

Le Prescott

Par ailleurs, Intel a dévoilé ces derniers jours de nouvelles informations sur le futur Prescott. Il convient de noter que le Prescott n'apporte pas de changement majeur à l'architecture NetBurst qu'il hérite du Northwood, mais de nombreuses améliorations, certaines non négligeables ; il peut ainsi être considéré comme un "Super-P4".

• Gravé en 0.09 µm, il comportera environ 100 millions de transistors, à comparer aux 55 millions qu'embarque le Northwood.
  
  
• Les premières versions commercialisées seront cadencées à plus de 3GHz, sur un bus à 800 MHz (200 MHz Quad-Pumped). Son architecture pourra le porter jusque 5GHz, voire davantage.
  
  
• Le cache L1 de données doublera par rapport au Northwood et passera ainsi à 16Ko. La finesse de gravure permettra probablement de garder une latence très faible (2 cycles). Rien n'est mentionné en revanche en ce qui concerne la taille du Trace cache. Actuellement capable de stocker 12000 micro-instructions, sa capacité pourrait passer à 16000 micro-instructions.
  
  
• Le cache L2 sera porté à 1 Mo (et représentera à lui seul une bonne moitié des 100 millions de transistors !). La gravure en 0.09 µm utilisée pour ce L2 permettra de garder une latence d'accès au plus égale à celle des 512 Ko du Northwood. Le L2 du Prescott sera géré en 8 voies et composé de lignes de cache de 64 octets, tout comme celui du Northwood. Aucun cache L3 n'est prévu pour la version desktop du processeur, et sera certainement réservé à la déclinaison serveur (Xeon), comme c'est le cas actuellement.
  
  
• L'HyperThreading équipera d'emblée le Prescott, qui comportera toujours 2 processeurs logiques.
  
  
• A noter quelques améliorations dans les mécanismes de spéculation (notamment la prédiction de branchement qui est un point crucial dans l'efficacité de l'architecure NetBurst), ainsi qu'une réorganisation des unités internes, permettant d'optimiser les flux internes du processeur. Il en résulte un léger gain de vitesse d'exécution, ainsi qu'une dissipation thermique améliorée permettant de monter plus haut en fréquence.
  
  

• Le Prescott apporte en outre 13 nouvelles instructions, regroupées sous le nom PNI (Prescott New Instructions) et qui se décomposent comme suit :
• une instruction très rapide de conversion de flottant vers entier ;
• quatre instructions dédiées aux chargements, aux déplacements et aux copies ;
• six nouvelles instructions arithmétiques (couramment utilisées dans les algorithmes de décompression MPEG);
• deux instructions d'un tout nouveau genre dédiées à la synchronisation des deux processeurs logiques lors des opérations sur les caches. Ces instructions ont pour but d'améliorer l'efficacité de l'HyperThreading en évitant les conflits entre les deux flux d'instructions. Fait notable : ces instructions n'ont de raison d'être utilisées que dans un environnement capable de gérer deux processeurs, ce qui est une première dans la longue histoire des instructions IA-32.
  

De plus, Intel a récemment dévoilé la première documentation sur les nouvelles instructions du Prescott (vous la trouverez ici), et on trouve dans ce document quelques informations assez intéressantes (bien que sujettes à caution, ce document étant susceptible d'être corrigé).

Ainsi, la fonction 4 de l'instruction cpuid renvoie, entre autres choses, le nombre de noyaux présents dans le die. Attention, on ne parle pas ici du nombre de processeurs logiques présent dans le processeur, mais bien de plusieurs core physique au sein d'un même processeur, en d'autres termes de multi-core.

Bien entendu, il n'est pas envisageable que le Prescott comporte plusieurs core dès sa sortie, ne serait-ce que pour des raisons de coûts ; mais la présence de ce flag révèle que cette caractéristique est au moins envisagée dans l'évolution du processeur.L'explication la plus plausible est l'apparition d'un Xeon "multi-core", possédant deux noyaux au sein du même die. Chaque noyau étant constitué de deux processeurs logiques, nous serions alors en présence de quatre processeurs, tous dans un même package.