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Les caractéristiques techniques du Hammer dévoilées
16-10-2001 15:08:33 -

Indice de fiabilité : 0/8 ()


VR-Zone√ā¬†vient de publier des informations pr√ɬ©liminaires concernant le Hammer, le premier processeur 64 bits d'AMD. Rappelons que ce CPU sera compatible avec l'architecture 32 bits, contrairement a l'Itanium. Le Hammer sera ,bien sur,√ā¬†capable de fonctionner en√ā¬†multiprocesseur (8 au maximum). Voici les caracteristiques :

  • √ā¬†Bande passante de 8 Go/s,√ā¬†soit 2x plus que l'Itanium√ā¬†
  • √ā¬†Support des instructions 32 et 64-bit
  • √ā¬†Le Hammer se d√ɬ©compose en plusieurs blocs : un core MPU 32/64-bit, un contr√ɬīleur m√ɬ©moire double-data-rate (DDR) SDRAM int√ɬ©gr√ɬ©, un cache de niveau 1 instruction, un cache de niveau 1 data, un cache niveau 2, et un controleur I/O HyperTransport.
  • √ā¬†Le contr√ɬīleur m√ɬ©moire DDR SDRAM√ā¬†supporte la PC1600, PC2100 et PC2700.
  • Cache niveau 1 data et instruction de 64 kbytes, cache niveau 2 de 1 Mo.
  • HyperTransport permet la gestion de 2 √ɬ† 8√ā¬†CPUs dans√ā¬†un syst√ɬ®me multiprocesseur.
  • Hammer dispose d'un double core. Les 2 cores sont charg√ɬ©s d'unit√ɬ©s fonctionnelles pour ex√ɬ©cuter les instructions.
  • Le pipeline supporte pas moins de six instructions en parall√ɬ®le, soit 2 fois plus que l'Athlon actuel.
  • Ajout de nouvelles unit√ɬ©s comme 'ESP Look Ahead unit' et 'Forward Collapse unit'
  • Majorit√ɬ© d'opcodes et particularit√ɬ©s inchang√ɬ©es
  • Les fichiers de registre d'entier/adresse et datapaths sont en 64 bit
  • Virtual Address Space 48 Bit, Physical Address Space 40 Bit
  • Ajout de 8 nouveaux registres de nombre entier
  • Ajout de l'adressage relatif du PC
  • Ajout du support total des virgules flottantes par les instructions SSE/SSEII
  • Application Binary Interface (ABI)
  • Inclus 16 registres

Source : Inpact




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